摘 要 AD9956是ADI公司的一款高分辨率、可编程、配置多样化的频率合成芯片，文章介绍了AD9956中直接频率合成技术的基本原理和工作模式，在此基础上利用DDS+PLL混合频率合成方案，实现在1.325 GHz-1.75 GHz带宽内，以25 kHz为步进产生任意高精度频率源。
关键词 AD9956；高分辨率；可编程；直接频率合成
中图分类号：TN837 文献标识码：A 文章编号：1671-7597（2013）21-0033-02
跳频通信技术由于具有较好的抗干扰，抗追踪能力，在军事通信领域应用广泛，其中对频率合成器的覆盖范围，频率步进，捷变频时间等指标都有较高要求。传统的模拟频率合成技术结构复杂且难以维护，直接数字频率合成技术（Direct Digital Synthesizer，DDS）频率分辨率高，转换时间短，但杂散较大，工作频率低，而锁相环技术（Phase Locked Loop，PLL）的工作带宽大，但频率转换时间长，分辨率低。在实际应用往往将DDS和PLL两者结合，取长补短发挥两者的优势。
1 DDS原理介绍
AD9956是一款高性能的频率合成芯片，其内部集成DDS和PLL电路。DDS电路的内部时钟频率可达400Msps，具有14位DAC，48位频率调谐字（Frequency tuning word，FTW）和14位相位调谐字。PLL电路包括一个输入频率为200MHz的鉴频鉴相器（分频情况下可高达655 MHz），一个数控电流泵和一个655MHz CML模式的PECL驱动器。
DDS的功能主要是基于相位累加器和波形查找表实现，在每一个时钟周期，相位累加器将前一次寄存器中的相位值与频率调谐字相加，所得值通过一张波形查找表映射成正弦波幅度的数字量信号，驱动DAC，最后输出模拟量。这里假设N为相位累加器的字长，FTW为频率调谐字，那么在经过个时钟周期后，相位寄存器回到初始状态，完成波形查找表中一个循环的查找，DDS系统输出一个正弦波。若时钟信号的周期为Tc，频率为，则输出正弦波的周期为：
（1）
频率为：
（2）
频率分辨率，即步长为：
（3）
由奈奎斯特抽样定理可知，为了保证输出信号的质量，DDS的输出频率一般不高于时钟频率的40%。AD9956芯片自身还集成了一个200 MHz的鉴频鉴相器，并提供对参考信号和反馈信号的多种数控分频，这为设计带来了极大的便利。
AD9956中DDS具有三种工作模式，分别是Single-Tone模式，Linear Sweep模式和Linear Sweep No Dewell模式。其中Single-Tone模式当芯片上电复位后，输出信号的频率和相位就由profile寄存器决定，而profile控制寄存器中的频率调谐字不断更新，DDS输出信号频率也随之改变。每一个profile寄存器包含一个48位的频率调谐字和14位的相位调谐字。Linear Sweep模式为自动扫频模式，该模式下，可以将起始频率的频率调谐字存入Profile0，截止频率的频率调谐字存入Profile1，将频率增量调谐字存入RDFTW，将频率减量调谐字存入FDFT。由PS0引脚的电平控制上升或下降的频率扫描模式。Linear Sweep No Dwell模式和Linear Sweep模式基本相同，不同之处在于前者只有上升模式，当频率到达截止频率后，将重新从起始频率开始扫描，此模式的PS0脚起触发作用。
2 系统组成及设计
本设计中因需要做到输出频率的不连续变化，故采用Single-Tone模式。AD9956需要通过外部编程接口对相应Profile寄存器的频率调谐字经行写操作即可，但写的过程中需要严格遵守时钟和使能信号的时序。控制部分主要由AVR系列的Xmega128单片机负责。测试中在上位机调试窗口中输入所需频率，由单片机计算得相应频率调谐字FTW并将其写入DDS的频率寄存器，最终输出所需要的频率。整个框图如图1所示。
图1 DDS+PLL系统框图
方案中，DDS作为PLL的激励源，PLL作为跟踪倍频锁相环。其中PLL的外部参考晶振选用10 MHz的高精度温补晶振，直接作为PLL的参考频率，即内置分频数M=1，对于DDS的输出频率，考虑到信号的纯度，不宜选择过高的输出频率，综合考虑选择30 MHz信号作为固定输出。对于锁相环部分，由于AD9956中没有集成环路滤波器，必须在外部加入一个合适带宽的环路滤波器才能建立一个完整的锁相环路。为了减少有源器件带来的额外噪声和环路滤波器的调试难度，这里采用三阶无源低通滤波器，该环路滤波器的使用可以提高锁相环路的稳定性，同时能抑制鉴相器输出信号中的杂波分量，改善压控振荡器输入电压的纯度。
在DDS的输出端，其14位DAC输出为两路互补信号，这种差分形式的输出有利于减少DAC输出时存在的共模噪声，提高信噪比的优点。为此其后的低通滤波器选择差分结构，最后由巴伦进行差分转单端输出。
图2 1.7 GHz频谱与相位噪声图
PCB设计中，为得到高纯度的频率源，需尽量隔离数字信号与模拟信号，尤其是AD9956芯片同时需要模拟正电源和数字正电源供电。为了防止数字电路中的高频噪声进入DDS中，采用了数字和模拟分开供电的方式，选用了ADI公司的低噪声稳压芯片ADP151，其噪声低至9μVrms，可提供1.8 V，3.3 V等多种电压值输出。PCB板上需有大面积铺地，数字地与模拟地最后通过磁珠连接。
3 测试结果及分析
通过测试，这里以1.7 GHz输出频率进行分析，测试所得的频谱和相位噪声图如图2所示。
从频谱图可以看到，1.7 GHz时相位噪声为-70dBc/Hz@1kHz，-85dBc/Hz@10kHz，中心频率附近存在一定的杂散，这主要由两方面引起：1）由于DDS中相位累加器的位数大于ROM寻址位数造成相位累加器值低位被舍去，表现在输出频谱上就形成杂散分量；2）由于DAC非线性的存在，使查找表所得的幅度值转换为模拟信号时要经过一个非线性过程，加之DDS是一个采样系统，产生的谐波分量会以采样频率为周期搬移。
4 结束语
本次设计采用DDS+PLL混合频率合成的方式，用低频的DDS源激励PLL环路，通过PLL倍频到所需高频信号，使系统同时具有锁相环技术和DDS技术的优点，且PLL作为一个高Q值的跟踪滤波器，对DDS的杂散抑制也起到一定作用。测试结果符合要求，后期改进可以对PCB做更合理的布局并对各个模块做金属壳屏蔽处理。
参考文献
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作者简介
宣家扬（1989-），男，浙江诸暨人，杭州电子科技大学在读研究生，研究方向：射频电路。
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