摘 要：为增强信号在恶劣的电气噪声环境中传输的安全性和可靠性，提出并设计了一款利用SPI数据链路实现设备远程控制的隔离通讯芯片.分析目前两种SPI总线隔离方案的优缺点，折中隔离方式、电路复杂性、成本和可靠性等因素，利用“平衡”双线技术，采用双绞线作为传输介质，将四路SPI信号编码成能够通过变压器耦合的无直流脉冲，提高了数据传输的准确性和系统工作的可靠性.芯片基于GSMC 0.18 μm CMOS标准工艺设计，核心面积为1.33×1.45 mm2.流片测试结果表明，芯片可实现1 Mbps的通讯速率，误码率小于10-9，在通信速率为0.5 Mbps的条件下支持的最大电缆长度可达50 m，实现了远程受控器的灵活网络化配置，与同类隔离方案相比，是一种兼具低成本、高可靠和结构优化的远程控制解决方案.
关键词：SPI；远程控制；隔离通讯；双绞线；电感耦合
中图分类号：TN402；TN79 文献标志码：A
Abstract：In order to enhance the security and reliability of the signal transmission in the harsh electrical noisy environment， an isolated communication chip was proposed and designed to realize the remote control of the equipment by SPI data link. The advantages and disadvantages of two current SPI isolation schemes were analyzed. Considering the isolation method， circuit complexity， cost， reliability， and other factors， the chip uses the “balanced” two-wire technology and encodes the four SPI signals into DC-free pulse that can be coupled by a transformer， which can improve the accuracy of data transmission and system reliability. The chip was designed and fabricated in GSMC 0.18 μm CMOS standard process， with a total chip area of 1.33×1.45 mm2. Test results show that the chip can reach a bit error ratio of 10-9 at 1 Mbps. The maximum cable length supported at a data rate of 0.5 Mbps can be up to 50 meters. It achieves the flexible network configuration of the remote controlled device. Compared with other similar isolation schemes， the designed chip is a low-cost， highly reliable and structural optimization solution for remote control.
Key words：SPI； remote control； isolated communication； twisted pair； inductive coupling
SPI（serial peripheral interface）是一種同步串行外设接口，能够方便地实现MCU与外部设备之间的通信，具有接口线少、数据速率高、支持全双工操作等特点，在电路集成设计中得到了广泛应用[1].SPI通信可采用接口直接对接的方式，实现主设备和外部设备间的通信.但在工业现场的数据采集中，由于设备工作环境复杂，各通信节点具有很高的共模电压，干扰较大，造成SPI接口无法正常工作，严重时甚至会烧毁芯片和仪器设备.因此，为了保证设备正常通信以及核心控制电路和操作人员的安全，对SPI总线各个通信节点实行电气隔离是非常必要的.
传统的SPI总线隔离方法是光耦合技术，采用光束作为媒介传输电信号，在高压和低压电气环境之间提供安全接口.目前一般使用6N137光电隔离器件[2]，该器件隔离电压高、抗干扰能力强、使用寿命长.但每个芯片仅提供一路隔离通道，隔离SPI接口需要四颗隔离芯片并配置四个光耦器件，导致电路板使用空间与成本的增加，增加了电路复杂性，导致设计时间延长和电路稳定性下降.而且光耦器件本身具有易损耗、速度较慢（一般的数据速率低于1 Mbps）、耗电量大等缺点，给其应用带来局限.数字隔离器是另一种SPI总线隔离方案，它使用变压器或电容将数据以磁性方式或容性方式耦合到隔离栅的另一端.典型的器件是ADI公司的ADuM系列[3]，该系列器件采用芯片尺寸的微型变压器，通过电感耦合进行隔离，与光耦合器件相比，降低了功耗，提高了数据速率且增强了定时精度.但每个芯片需要为SPI四路信号分别提供四路隔离通道，同时配置四个变压器或四对电容，且需两路电源供电，成本较高.因此从系统架构设计的角度来看，尽可能减少需要隔离的信号通道数，减少高绝缘等级器件的使用，降低成本和功耗，是设计的主要方向.
针对以上两种隔离方案的不足，本文提出一种基于双绞线传输的电感耦合型SPI总线隔离方案并设计了一款芯片.该芯片利用电感耦合技术，采用双绞线作为传输介质，将四线SPI信号编码成适用于单根双绞线传输的差分信号，省去了四路隔离通道的设计，有效去除了共模干扰和共模噪声，实现了主控器和远程受控器之间的数字式隔离通讯，保证了信号在恶劣的电气噪声环境中传输的安全性和可靠性，有一定的工程应用价值.
1 设计思路
1.1 隔离方式选择
电路隔离是将输入和输出两端在物理层隔开，两端之间没有直接的线路，一般采用耦合的方式实现信号和功率的传输.常用的电路隔离方式有三种：光耦合、电容耦合、电感耦合.光耦合被广泛应用于工业网络，体积小、抗干扰能力强[4]，但功耗大且不适用于全双工或半双工的通讯系统.电容耦合是在隔离层上采用一个不断变化的电场来传输信息，成本低，但采用双绞线传输时，信号强度随电缆长度的延伸而衰减，传输距离较短，且不能提供共模抑制.电感耦合根据变压器原理，通过电感之间的电磁感应来传输信号[5]，不仅能提供电气隔离，对共模噪声也有较好的抑制效果，能适应10 m以上的传输距离.基于以上分析，为了实现SPI总线全双工、长距离、高可靠通讯，芯片采用电感耦合的方式进行隔离.
1.2 隔离方案确定
为有效滤除和隔离干扰源，防止干扰信号形成串扰，理想的方法是将使用SPI总线通信的主设备和外部设备隔开，使两者之间无电信号联系.本文采用如图1所示的通信方案，发送端芯片（CHIP1）与一个微控制器或其他SPI主设备配对使用，该芯片对逻辑状态进行编码，并跨越一个隔离势垒将信号传送至另一个芯片（CHIP2）.接收端芯片对获得的信号进行解码并把总线驱动至适当的逻辑状态，其中隔离势垒利用一个简单的脉冲变压器进行桥接，以实现几百伏的电压隔离.
2 芯片的设计与实现
2.1 芯片的整体架构
芯片架构如图2所示，主体模块包括：编解码模块（Encode、Decode），逻辑控制模块（Digital Controller），脉冲驱动器模块（Transmitter、Receiver），检测电路和时钟模块（Oscillator、PLL、CDR）.
芯片通过Encode模块把标准的SPI信号编码为可通过单根双绞线传输的差分信号，同时通过Decode模块把差分双绞线信号解码为SPI信号.发送器Transmitter采用电流调节型差分驱动器结构，接收器Receiver设计为一个具有一定差分门限的窗口比较器.无通信期间，芯片将进入低功耗待机状态，通过关断部分电路以降低功耗.检测电路监测来自隔离通讯接口的差分信号，当在接口引脚IP-IM上观测到一个持续时间大于240 ns、信号幅值超过240 mV的差分信号时，检测电路会发送唤醒信号，把整个芯片从待机状态中唤醒.为了能够准确接收数据，芯片内部集成了全数字时钟恢复电路（all-digital clock and data recovery circuit， CDR），利用CDR从同步信号中恢复出时钟用于解码.
2.2 主要模块设计
2.2.1 编解码模块
SPI总线是由摩托罗拉公司开发的全双工同步串行总线，可连接1个主设备和1个或多个从设备，主设备启动一个与从设备的同步通信，从而完成数据的交换[6].SPI通信采用单独的四根信号线（CS、SCK、MOSI、MISO）来传送数据及同步时钟.其中CS表示片选信号，用于选择并激活从设备，由SPI主设备驱动输出.SCK表示同步时钟信号，用来同步主从设备的数据传输.MOSI为数据输入信号，MISO为数据输出信号.由引言可知，常见的SPI总线隔离方案中，无论是传统的光耦合隔离器件还是ADI公司推出的ADuM系列器件都需要为每一路SPI信号单独设计一路隔离通道，复杂度高，成本较高.本文采用“平衡”双线（两条线都不接地）技术，通过脉冲的宽度、极性和时序对SPI信号的不同状态进行编码，将四路SPI信号编码成对称的信号用双线发送，这样当存在共模干扰时，由于平衡传输的两个端子上受到的干扰信号数值相差不多且极性相反，干扰信号在平衡传输的负载上可以相互抵消，提高了抗共模干扰的能力，同时无需单独设计四路隔离通道，简化了电路的复杂性，节约了成本.
数据传输的方式有很多种，光耦合器通过LED的点亮与熄灭表示逻辑电平的高低，ADI的数字隔离器通过将信号上升沿和下降沿编码为双脉冲和单脉冲来驱动变压器[7].本文結合双绞线传输差分信号的特点，给出了一种改进的编解码方案.由于变压器不能传输直流信号和低频信号，可以将信号编码成脉冲形式，而且脉冲宽度越短，功耗越低[8].基于以上分析，芯片将有效信号定义为对称的脉冲对，同时芯片中发送器可产生三种电压电平：+VA、0 V、-VA（VA为模拟驱动的差分信号幅度），其中一个+1脉冲对定义为一个+VA脉冲和一个跟随其后的-VA脉冲.一个-1脉冲对定义为一个-VA脉冲和一个跟随其后的+VA脉冲.为了丰富信号类型，定义电平长度为300 ns（150 ns+150 ns）的脉冲对为长脉冲，电平长度100 ns（50 ns+50 ns）的脉冲对为短脉冲.通过脉冲宽度和极性的不同组合，产生四种有效信号形式.其中长脉冲用于发送CS信号，短脉冲用于发送数据MOSI/MISO以及相应的SCK下降沿信号，且该芯片可检测源于SPI主控器的5种通信事件，具体如表1所示.同时接收端按表2的对应规则在其输出端口上重构SPI信号，具体的通信时序图如图3所示.
2.2.2 脉冲驱动器模块
IP和IM引脚负责发送和接收SPI脉冲.发送器采用一个电流调节型驱动器以确立脉冲幅度，如图4所示.电压幅度由驱动电流IB和等效阻性负载（电缆特征阻抗和终端电阻器RM）决定.输出驱动器把输出端IP和IM的共模和峰值摆幅调节至正确的电平，从而可提供宽广的输出幅度范围和相当平坦的增益.当不执行发送操作时，输出分压器利用一对35 kΩ电阻将IP和IM保持在靠近片内电压源.这个弱偏置网络可把输出保持在其期望工作点的附近而不会给电缆施加很大的负载，从而能够在不影响信号幅度的情况下并联多个隔离芯片.
2.2.3 时钟模块
芯片的时钟模块包括主晶体振荡器、PLL环路和CDR等.10 MHz的主晶体振荡器用来提供系统时钟，同时为PLL提供低频的参考时钟来产生高频的内部时钟信号，既可以减少系统中的电磁干扰，又可以降低增设额外振荡器的成本开销.同时在隔离通讯中，由于传输介质的限制，很难给接收端提供额外的参考时钟，为了使发送端芯片和接收端芯片实现时钟频率、相位的统一协调，即实现时钟同步，芯片采用CDR来保证数据传输的可靠性.CDR整体架构如图5所示，主要由双模式鉴频鉴相器（dual-mode phase and frequency detector，PFD）、基于二进制搜索算法（Binary search）的数字状态机（Machine）和数控振荡器（digitally-controlled oscillator，DCO）以及分频器（Divider）组成.
本设计在参考文献[9]的基础上采用一款符合需求的双模式鉴频鉴相器，如图6所示.同步时钟信号到来时，PFD采用二进制鉴频鉴相器（bang-bang phase and frequency detector，bang-bang PFD）进行鉴频，在每个时钟沿对信号（data）和振荡器输出（clk_dco）进行比较，将输入的相位信息量化为一比特二元相位信号.为实现定相器的准确采样，提高精度，避免触发器进入亚稳态，将PFD的输出通过时间放大器（Time Amplifier）充分放大.当输入相位误差较小时，即电路完成频率锁定后，PFD切换到亚历山大鉴相器（Alexander phase detector，Alexander PD）进行鉴相，采用en进行模式选择.
数字状态机是时钟数据恢复电路的控制单元，它根据PFD输出的相位情况调节DCO的控制字.为加快锁定进程，采用一种改进的二进制快速搜索算法.文献[10]中提出的二进制搜索算法采用计数器结构，计若干周期后检测相位情况，根据频率控制字调整步长.本文取消了计数器结构，如图7所示.在每个时钟周期根据相位信息调整控制字，当相位极性发生变化时，频率控制字取当前值（fcw）和上一次相位极性发生变化时记录的控制字（fcw_p）的平均值，以此快速地向目标值逼近.与文献[10]中的搜索算法相比，结构简单，且每次控制字调整都发生在相位极性变化时刻，初始相位误差基本为零.
DCO性能直接决定了CDR的输出范围、抖动程度等，功耗占到CDR电路的50%以上[11]，是CDR中最重要的模块之一.芯片采用粗调与精调相结合的三级数控环形振荡器，粗调级采用双路输出的路径选择型结构[12]，两级精调级采用多级插值电路结构[13]，通过级联结构兼顾工作范围和频率分辨率.
对CDR进行仿真验证，得到该CDR锁定频率范围为18 MHz～80 MHz，可在10 s左右完成频率锁定，且在接收随机数据信号时，输出峰峰抖动为137.13 ps，RMS抖动为32.29 ps，显示出良好的抖动抑制效果，供电电压下整体功耗为1.279 mW@40 MHz.
3 测试结果与分析
芯片采用GSMC 0.18 μm CMOS标准工艺实现，整体面积为1.33 mm×1.45 mm，照片和测试板如图8所示.为了获得最佳的电磁兼容性，测试芯片使用了带中心抽头和共模扼流圈的变压器（采用Halo制造商生产的TG110-AE050N5LF），变压器中心抽头采用一个27 pF电容器进行旁路，有助于衰减共模信号，并将变压器布设在靠近SPI电缆连接器的地方.考虑到变压器漏抗和双绞线线缆会对信号幅度造成衰减，该芯片将驱动电流IB和接收器的比较门限电压都设计为可调的，当通信距离较长时，应增加驱动电流，则IP、IM两端的脉冲幅度会相应地增加.同时，采用的TG110-AE050N5LF型变压器具有350 μH的磁化电感和1∶1的匝数比，可以保证最大限度地减少变压器的插入损耗，从而减弱对信号的影响.测试系统如图9示：Altera Stratix IIIFPGA开发板产生标准SPI信号加载到一号主端芯片的接收端，经双绞线传输给二号从端芯片，二号芯片将解码输出的SPI信号又传回至FPGA中，与发送的SPI信号进行误码检测，并将误码个数在PC上显示出来.
图10为主从通讯芯片在SCK速率为1 Mbps、双绞线长度为1 m时的测试波形.图中A、B分别表示主端CS下降沿、CS上升沿编码为IP/IM上的长-1脉冲、长+1脉冲，经双绞线传输到达从端芯片并解码为从端CS下降沿和CS上升沿；C表示主端SCK上升沿采樣MOSI信息并编码为IP/IM上的短-1或短+1脉冲，从端进行相应的解码；D表示从端SCK下降沿采样MISO信息并反馈回主端芯片，从而实现SPI的全双工通讯.经过测试，整个环路的误码率可达10-9，并且符合表1和表2的设计指标.
继续增加双绞线的长度进行测试，在保证误码率小于10-9的情况下，SPI通信速率与双绞线长度的关系如图11示.在通信速率为1 Mbps下，双绞线最长可达10 m；随着电缆长度增加，通信速率下降，支持的最大电缆长度可达50 m.
表3给出了本设计与常见的SPI总线隔离方法的对比.其显著特点是摒弃传统SPI总线隔离方案，采用一种改进的编解码方案将四路SPI信号编码成两路差分信号，无需四路隔离通道，无需外配四个隔离器件，简化了电路设计，降低了成本，同时采用双绞线传输差分脉冲，提高了抗干扰的能力.
4 结 论
为实现SPI总线隔离，研究了现有的两种隔离方案的特点，在电感耦合理论基础上采用了一种基于变压器耦合传输的隔离方案并设计了一款芯片.芯片采用单根双绞线作为传输介质，通过一个小型的低成本变压器实现信号的耦合传输.测试结果表明，芯片可实现1 Mbps的通讯速率，误码率小于10-9，支持的最大电缆长度可达50 m，在5 V的工作电压下，芯片在正常工作模式下电路功耗为31.92 mW，无通讯期间，芯片在低功耗模式下工作电流小于10 μA，达到预期效果.该芯片提供了一种实现方式简单且性能稳定的标准SPI设备远程通讯方法，是一种低成本、高可靠和结构优化的远程控制解决方案，可应用于高可靠性的汽车总线系统中.
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